System Verilog Assertions and Functional Coverage - الطبعة الثالثة بواسطة Ashok B Mehta (غلاف ورقي)

ملخص الكتاب يقدم هذا الكتاب دليلاً عملياً وموجهاً نحو التطبيق لكل من لغة ومنهجية SystemVerilog Assertions و Functional Coverage. سيستفيد القراء من النهج المتدرج لتعلم الفروق الدقيقة في لغة ومنهجية كل من SystemVerilog Assertions و Functional Coverage، مما سيمكنهم من اكتشاف الأخطاء البرمجية الخفية والصعبة، وتحديد مصدر الخطأ مباشرة، وتوفير طريقة نظيفة وسهلة لنمذجة فحوصات التوقيت المعقدة، والإجابة بموضوعية على سؤال: "هل تحققنا وظيفياً من كل شيء؟" يشرح هذا الكتاب، الذي ألفه مستخدم محترف لتصميم والتحقق من ASIC/SoC/CPU و FPGA، كل مفهوم من خلال أمثلة سهلة الفهم، وسجلات المحاكاة، وتطبيقات مستمدة من مشاريع حقيقية. سيمكّن الكتاب القراء من معالجة نمذجة أدوات التحقق المعقدة للتحقق الوظيفي ونماذج التغطية الشاملة للتغطية الوظيفية، مما يقلل بشكل كبير من الوقت المستغرق في التصميم وتصحيح الأخطاء والتغطية. تتناول هذه الطبعة الثالثة المحدثة أحدث مجموعة وظيفية تم إصدارها في IEEE-1800 (2012) LRM، بما في ذلك العديد من المعاملات والميزات الإضافية. بالإضافة إلى ذلك، تم تحسين العديد من شروحات الـ Concurrent Assertions/Operators، مع إضافة المزيد من الأمثلة والرسوم التوضيحية. - يغطي بالكامل أحدث قواعد ودلالات IEEE-1800 2012 LRM؛

• يغطي لغات ومنهجيات كل من SystemVerilog Assertions و SystemVerilog Functional Coverage؛
• يقدم تطبيقات عملية حول ماهية وكيفية وأسباب منهجيات التحقق القائم على التأكيد (Assertion Based Verification) والتغطية الوظيفية (Functional Coverage)؛
• يشرح كل مفهوم بأسلوب تدريجي خطوة بخطوة ويطبقه على مثال عملي من واقع الحياة؛
• يتضمن 6 مختبرات عملية تمكن القراء من تطبيق المفاهيم المشروحة في الكتاب.

عن الغلاف الخلفي يقدم هذا الكتاب دليلاً عملياً وموجهاً نحو التطبيق لكل من لغة ومنهجية SystemVerilog Assertions و Functional Coverage. سيستفيد القراء من النهج المتدرج لتعلم الفروق الدقيقة في لغة ومنهجية كل من SystemVerilog Assertions و Functional Coverage، مما سيمكنهم من اكتشاف الأخطاء البرمجية الخفية والصعبة، وتحديد مصدر الخطأ مباشرة، وتوفير طريقة نظيفة وسهلة لنمذجة فحوصات التوقيت المعقدة، والإجابة بموضوعية على سؤال: "هل تحققنا وظيفياً من كل شيء؟" يشرح هذا الكتاب، الذي ألفه مستخدم محترف لتصميم والتحقق من ASIC/SoC/CPU و FPGA، كل مفهوم من خلال أمثلة سهلة الفهم، وسجلات المحاكاة، وتطبيقات مستمدة من مشاريع حقيقية. سيمكّن الكتاب القراء من معالجة نمذجة أدوات التحقق المعقدة للتحقق الوظيفي ونماذج التغطية الشاملة للتغطية الوظيفية، مما يقلل بشكل كبير من الوقت المستغرق في التصميم وتصحيح الأخطاء والتغطية. تتناول هذه الطبعة الثالثة المحدثة أحدث مجموعة وظيفية تم إصدارها في IEEE-1800 (2012) LRM، بما في ذلك العديد من المعاملات والميزات الإضافية. بالإضافة إلى ذلك، تم تحسين العديد من شروحات الـ Concurrent Assertions/Operators، مع إضافة المزيد من الأمثلة والأشكال التوضيحية. - يغطي بالكامل أحدث قواعد ودلالات IEEE-1800 2012 LRM؛

• يغطي لغات ومنهجيات كل من SystemVerilog Assertions و SystemVerilog Functional Coverage؛

• يقدم تطبيقات عملية حول ماهية وكيفية وأسباب منهجيات التحقق القائم على التأكيد (Assertion Based Verification) ومنهجيات التغطية الوظيفية (Functional Coverage)؛

• يشرح كل مفهوم بأسلوب خطوة بخطوة ويطبقه على مثال عملي من واقع الحياة؛

• يتضمن 6 مختبرات عملية تمكن القراء من تطبيق المفاهيم المشروحة في الكتاب.

نبذة عن المؤلف

يعمل Ashok Mehta في مجال تصميم والتحقق من ASIC/SoC منذ أكثر من 20 عاماً. بدأ مسيرته المهنية في Digital Equipment Corporation (DEC) حيث عمل كمهندس تصميم CPU. عمل بعد ذلك في Data General و Intel (أول فريق تصميم Pentium)، وبعد العمل في عدد من الشركات الناشئة، عمل في Applied Micro و TSMC. كان من أوائل المتبنين لـ Verilog وشارك في اللجان الفنية الفرعية الخاصة بـ Verilog و VHDL و iHDL (Intel HDL) و SDF (تنسيق التأخير القياسي). كما كان من المؤيدين لتصاميم ESL (Electronic System Level)، وقد أصدر في TSMC تدفقين مرجعيين (Reference Flows) من المعايير الصناعية اللذين يرسخان إعادة استخدام بيئة التحقق من ESL إلى RTL. ومؤخراً، كان يبحث في تحديات التحقق من تصميم 3DIC في TSMC، حيث لعبت SystemVerilog Assertions دوراً جوهرياً في التحقق من تصميم SoC ذي الرقاقات المكدسة. حصل Ashok على درجة الماجستير في الهندسة الكهربائية (MSEE) من University of Missouri، ويمتلك 18 براءة اختراع أمريكية في مجال التحقق من تصميم SoC و3DIC.